来源：参考消息网
参考消息网7月29日报道 据美国趣味科学网站7月16日报道，人工智能应用对硬件的庞大需求，不断逼近半导体的物理与结构极限。不过，研究人员研制出一种三维硅芯片，称可破解上述难题。
在近期刊发于《自然》周刊的一项新研究中，科学家发明了一种多层堆叠硅电路的工艺，可在不损耗芯片性能的前提下，在单颗芯片内集成更强算力。
芯片的垂直堆叠技术又称三维集成，相比将电路平铺于单一平面的传统二维芯片效率更高，其原理是堆叠结构缩短了数据传输距离，降低了数据传输所需功耗。
该研究团队研发的三维芯片采用超薄硅纳米膜与低温制造工艺，攻克了现有芯片架构存在的各类技术瓶颈。
该论文第一作者、伊利诺伊大学厄巴纳-尚佩恩分校材料科学与工程教授曹青（音）在一份声明中表示：“我们这套工艺不仅落地难度更低、成本更优，相比以往各类硅片堆叠方案，还具备多重独特优势。”
自20世纪60年代起，为让电子设备承载算力需求更高的应用，行业思路始终是缩小晶体管尺寸，从而在单颗芯片集成更多晶体管。但曹青指出，摩尔定律所描述的“晶体管数量每两年翻一番”的发展路径，可行性正持续下降。
曹青在声明中称：“观察晶体管实际物理尺寸可以发现，器件已难以继续缩小，接触栅极间距尤其如此。”接触栅极间距是单根晶体管栅极宽度加上相邻晶体管之间的隔离间距之和。
声明说：“硅材料本身的固有特性、量子力学的基本规律，共同构成尺寸微缩的天然上限。若想持续提升微处理器的运算性能，我们必须跳出仅在单一平面堆砌元件的固有思路。”
研究人员认为，进行多层垂直集成是保障业界延续摩尔定律的最优路径，该技术能够为单颗芯片腾出更多晶体管集成空间。
曹青解释说：“如今在单一平面上存储1比特信息，需要6枚晶体管。这就好比人口稠密的城市，解决平面拥挤的唯一办法就是向上拓展空间。垂直堆叠架构可实现同等运算功能，缩小芯片平面占用面积，同时加快层间信号交互，提升传输效率。”
芯片堆叠本身并非新技术，但逐层垂直叠加的集成方式会造成封装内部热量高度集中。研究指出，高品质硅芯片的制造温度最高可达1000摄氏度。
然而底层芯片制备完成后，用于连通上层电路的金属布线无法承受如此高温。曹青表示，新增电路层的“热预算上限”仅为400摄氏度，一旦超出该温度阈值，器件性能与可靠性都会出现劣化。
据研究人员介绍，为规避该难题，现有三维堆叠芯片制造会选用非单晶硅材料制备上层电路，包括非晶金属氧化物、碳纳米管、多晶硅等，但这类材料同样会带来性能、可靠性缺陷。
为突破该瓶颈，曹青团队采用了单片集成工艺，所有芯片元器件在同一片衬底上一次性制备完成，而非分别制造多层芯片后再键合拼接。
器件制备流程如下：研究人员先制备超薄硅纳米膜，再通过辊压贴合设备，将纳米膜转印至带有底层电路的衬底之上。
该工艺实现了牢固键合所需最高温度仅为200摄氏度，是传统工艺所需温度的1/5。转印所用硅纳米膜厚度不超过10纳米，尺寸约等同于单个蛋白质分子。常规硅晶圆的厚度在50万至70万纳米区间。曹青补充说，超薄纳米膜具备机械柔性，可紧密贴合下层衬底表面。
依托该工艺，该研究团队制备出了一款三层三维堆叠硅芯片，每层集成625枚晶体管。虽然对比市售芯片动辄数十亿晶体管的规模尚有差距，但该技术在功耗效率上具备突出优势，芯片可承载的电流密度，比采用替代材料制备的单片集成芯片高出至少三至四倍。
当下的核心待解问题是，这款三维硅芯片能否从实验室走向商用落地。本次研究仅验证三层堆叠芯片的技术可行性，科研团队表示后续迭代版本可进一步增加堆叠层数。（编译/林朝晖）